【上证报：华为首颗“韬芯片”霸气侧漏 韬定律在AI算力领域大有可为】上证报发文，周末，华为公司董事、
半导体业务部总裁何庭波在中科院科技论文预发布平台ChinaXiv上提交的《面向多层级电子系统的时间缩微理论》V2版本引发全球半导体产业和资本市场的强烈关注。一篇专业论文的完善更新如此受关注，是因为新版论文不仅在理论框架基础上补充了大量工程细节和实测数据，从方法论层面进一步论证了“韬定律”成为“后摩尔时代”指导半导体产业发展新原则的可行性，还细化了麒麟移动芯片和昇腾AI算力平台未来5到10年的落地路线，为全球半导体产业提供了摩尔定律之外的第二条可持续发展路径，将对产业链资本开支、订单、产能扩张带来重大影响。
与V1版本主要回答“什么是韬定律”不同，V2版论文将相关论述整合为八个章节的完整体系，新增Gear Ratio（齿比）等关键工程定义，补齐了工程原理，并首次公开了量产芯片的实测数据，实证了韬定律的可行性。新版论文提到，通过LogicFolding（逻辑折叠），华为新一代麒麟移动SoC在固定工艺节点下，实现了55%的晶体管密度提升，并在同等性能下将功耗降低了41%。新版论文表示，逻辑折叠使麒麟芯片能够大幅提升CPU核心频率，并为其迈向4 GHz及更高频率铺平道路。论文披露了麒麟芯片的发布规划及其CPU性能核心工作频率“进化”趋势。
V2版本论文对AI
数据中心中的τ缩放也进行了详细阐述。论文提到，通过协同设计的、包含内存语义的统一总线架构、近封装的光I/O以及边缘到表面的3D折叠技术，可以在AI算力系统中实现τ缩放：使大规模AI集群能够像一个单一逻辑实体一样协同运行。新版论文也明确了昇腾芯片的演进路线图和时间表：在大约在2030年，昇腾990将把逻辑折叠引入AI加速器类别，到2035年，硬件集成度预计将增加超过100倍，其中τ的缩减分布在堆栈的每一层，而非集中在器件层面。
产业链人士预期，接下来，华为将加速推动国内封测厂商扩产混合键合、2.5D/3D封装、TSV工艺产线，还将逐步开放逻辑折叠的设计规范、接口标准，推动国产EDA（电子设计自动化）厂商适配3D IC设计工具、IP厂商适配堆叠架构。封测厂商有望进入产能扩张周期，国内成熟制程晶圆代工的需求与产能利用率也将上行，半导体全产业链均将迎来全新发展机遇。AI算力产业也将迎来重构，未来2到3年，我国有望在大规模AI算力集群商用落地领域实现快速追赶并完成局部反超。（上证报）
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