8.5。美国芯片法案刺激，芯片、软件、科创板大涨

如果最终产品卖向欧美，谨防打着供应链重建，优先友好国家的旗号，没了市场。

8月3日，芯原微电子（上海）股份有限公司发布公告显示，7月份公司获得复星创富、睿远基金、长江证券等15家机构调研。投资者就芯原股份的车规级认证计划、Chiplet领域的规划、研发人员配置、芯片流片成功率等方面进行了调研。公司表示，通过“IP芯片化，IP as a Chiplet”和“芯片平台化，Chiplet as a Platform”，来实现Chiplet的产业化，芯原股份有望成为全球首批实现Chiplet商用的企业。

芯原股份昨日20cm涨停。

Chiplet的优势可以归结为几个方面：

1.可以大幅提高大型芯片的良率。在整个芯片晶体管数量暴涨的背景下，Chiplet设计可将超大型的芯片按照不同的功能模块切割成独立的小芯片，进行分开制造，既能有效改善良率，也能够降低因不良率导致的成本。

2.可以降低设计的复杂度和设计成本。在芯片设计阶段，将大规模的SoC按照不同的功能模块分解为一个个的芯粒，部分芯粒可以做到类似模块化的设计，可以重复运用以大幅降低芯片设计的难度和设计成本，有利于后续产品的迭代，加速产品的上市周期。

3.降低芯片制造的成本。将SoC进行Chiplet化之后，不同的芯粒可根据需要来选择合适的工艺制程分开制造，再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造。

芯片巨头纷纷入局

今年3月份，AMD、Arm、英特尔、高通、三星、台积电、微软、谷歌、Meta、日月光等十家行业巨头组成UCIe（Universal Chiplet Interconnect Expss）产业联盟。携手推动Chiplet接口规范的标准化。国内多家头部企业已经敏锐的嗅到Chiplet领域的机遇，纷纷入局。

统计显示，A股中布局Chiplet的概念股有8只，其中嘉欣丝绸、上峰水泥等公司间接参股Chiplet芯片公司。

芯原股份-U表示拥有丰富的处理器IP核，以及领先的芯片设计能力，加上与全球主流的封装测试厂商、芯片制造厂商都建立长久的合作关系，非常适合推出Chiplet业务。

长电科技已于6月加入UCIe产业联盟，共同致力于Chiplet核心技术突破和成品创新发展。

华天科技称掌握chiplet相关技术。

Chiplet成延续摩尔定律新法宝

Chiplet俗称芯粒，也叫小芯片，它是将一类满足特定功能的die(裸片)，通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。

现阶段主流的系统级芯片是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上，追求高度集成化。随着半导体工艺制程持续向3nm/2nm推进，晶体管尺寸已逼近物理极限，即便取得制程突破，也未必在性能和功耗之间保持平衡。

Chiplet技术的出现，可以延缓摩尔定律失效、放缓工艺进程时间，成熟的制程叠加先进封装技术，在保有芯片性能的基础上，可以降低成本，业内认为，Chiplet会给整个半导体产业链带来非常革命性的变化。对于中国半导体行业来说，Chiplet先进封装技术与国外差距较小，有望带领中国半导体产业实现质的突破。

半导体|Chiplet专家会会议纪要


调研君
2022-08-05 23:44:43

专家：某知名芯片公司

专家：关于chiplet我觉得咱们可以先讲讲讲前道工艺。关于前道工艺的一个大概的理解，我觉得我也略微花小小的一点时间，先跟大家说一下为什么现在先进封装就比较受重视。

首先大家也都知道先进制程发展到现在这个阶段，其实它的经济性是越来越被大家质疑的，就是说它无论是研发费用，还是说它的资本支出开发，其实都是给人的感觉越来越没有规模经济带来的这种效益了。

以前比如说从6寸到8寸，8寸到12寸，那会首先硅片的扩大，它规模经济的效应非常明显，然后就是在12寸上晶体管密度的提高，虽然说它的制程的成本在相应的提高，但是因为晶体管密度高了，我的每一个裸晶的带面积也越来越小，所以同一个12寸的硅片的带上，它的能切出来的带会其实更多的；那么从这个角度来说，第一就是把增多的成本摊薄了，另外就是说走的量更大了，它其实营收也就大了，所以以前的规模效应随着摩尔定律还是比较明显的，但是说到了三纳米之后，大家都在越来越质疑这个事儿。

因为台积电其实从来没有真正的去披露过它所谓的5纳5纳米3纳米究竟的具体的一条线的capex是多少，包括它的一张硅片的做出来的一个这个cogs这个成本是多少，所以其实你说到底有没有到临界点，现在其实也没有定论，而且至少从台积电自己这么努力的在上三纳米来说，我觉得也可以侧面反映出来应该是距离临界点还有一点距离。因为台积电虽然它研发挺不计代价的，但其实它是一个很讲经济性的公司，他搞三纳米搞了这么大的动作，不会是就是说没有做过比较精确的测算的情况下，盲目的在在攻坚这个方面。

但是无论如何就是说先进制程，它的规模经济越来越被质疑，那么尤其然后其实就会让大家觉得就是说我有没有别的办法去提高我的芯片。

一般来说我们说一颗芯片是指说底下有个载版也好，或者现在先进封装是不带载板的，上面有个壳，然后里边你是一个Die两个Die三个Die也好，反正都在里面。

反正这么一个封好的东西我叫一颗芯片，比如说我在这一颗单位面积的芯片里面，我就提高它的晶体管密度，以前都是说摩尔定律更多的是一个平面的问题，那么以后有没有可能我把这个带堆起来完了我来我或者说我用别的方式去提高它的封装的密里面的晶体管密度，其实是先进封装思想上的源头，另外就是说做先进封装，也就是说现在比较流行的概念叫chiplet，其实还有一点就是说它可以实现芯片的不同功能区的工艺上的一个解耦。我给大家举个很简单的例子就是说以前大家都用的是叫系统级芯片Soc，那么soc它其实长期以来一直面临一个问题，就是它 Soc单个的带上同时有存储的部分，有模拟电路的部分，有数字电路管核心运算的部分，甚至可能说还有一些跟这个射频信号有关处理的一些部分；它里面的功能区块很多，但是因为你这是同一个带，所以它所使用的工艺平台一定是强制是相同的，也就是说这整片Wafer是14纳米的，那么你里面你无论是模拟的部分还是数字的部分，或者叫数模混合的部分，还是存储的部分等等，一定都是14纳米做的。

那么其实大家如果对半导体行业稍微有了解的话，就知道很多功能其实不是说我一定要用先进制程来做，甚至可能先进制程来做反而有问题，典型的就是模拟的问题。模拟电路其实用一些成熟一点的线宽大一点的支撑反而更好。线宽小了之后，它的什么就漏电噪音很多东西其实反而不好控制。

对，那么但是以前的 soc就面临这个问题，因为我本身就是比较专业做半导体的，我们一个关系不错企业其实就跟我抱怨，因为他的那颗芯片就是一颗数模混合的芯片，用28纳米的去做，还挺好，他们其实想试一试用14的做一下，结果14的做出来漏电很严重，因为它那个里面有很高密度的一个数模混合的一块电路，这就是问题。这个问题很现实，那么chiplet这个思路，或者先进封装这个思路它好在哪，就是这个soc，以后不用统一的工艺平台去做了，按功能区块去做几个单独的小的Die，核心的数字电路运算的部分，我用14的7的5的3的，我做的越新就越好，然后存储的部分我可能跟着我甚至可能都不自己做了，我从长江存储是吧，我从什么SK海力士我找他们买现成的的Die

然后数模混合的部分对吧？我直接就找ti的那种成熟工艺特色工艺的工厂是吧？做就肯定不会有漏电的，我就不用担心用了先进制成，用了小线宽的制程之后，漏电了对吧？那么我把几个不同的Die我用先进封装的方式，我把它们封在同一个去chiplet芯片里面

那么工艺的解耦其实非常有助于提高我整个的良率，因为以前你整个soc，你但凡有一个功能区块，跟工艺平台水土不服，你 soc难产做不出来，现在我可以说对我核心的电路对吧？我追着先进工艺走，其他的部分我就买现成的很成熟的产品，或者说我自己找成熟的代工厂代工，我用成熟的制程和最合适的制程

那么我这样一来，我的产品的迭代速度也可以有很大的增加，不用像以前因为某个功能区块跟先进制程水土不服，我就把整个soc在先进制程上推出的速度就给放慢了，有点像水桶效应，跟先进制成水土不服最严重的功能区块其实决定着你整个soc的所出产的速度或者叫迭代的速度，但现在我可以把它解耦了。

还有一点说你的就是说同样这个soc，5×5毫米那么大一个soc以前是所有的功能集中在单个soc上，那么你咋假如说因为比如说是杂质的原因，就颗粒的原因或者某种污染的原因，你的一个wafer上会固定的，比如每隔10毫米出现一个污点，那么其实就数学这是一个数学图形的简单的概率的问题，就是大家可以想象一下，你同样一个wafer你固定的，再比如说每隔10毫米出现一个污染点，每隔10毫米出现一个污染点，那么去你的带的面积越大，你的整体的 wafer的良率就越低，因为咱只是语言也没有图，我就也没法跟大家去很形象的解释，大家也可以自己去了解一下，这是一个定律。

那么反过来讲，你同样的污染点的出现频率的情况下，你能把Die缩减的越小，你的良率自然也就越高，那么chiplet一就是顺应了这个形式，就是说我以前是一整个soc它要5×5，对吧？那么我把它改成了chiplet里的之后，我把核心的功能区块做的只需要3×3，它的Die的面积减小了，那么它的良率你哪怕别的工艺都没变，它的良率也会上升。

现在来说，因为chiplet它的整个的封装工艺还是属于比较高端的，甚至说很高端的一个东西，那么就是说它会带来一个封装成本的上升，但是Die的良率的提高和迭代速度的提高；就是说从整个系统，把整个 Chiplet当做一个系统来理解的话，其实有可能在系统层面你的成本反而是下降的，因为你的良率也下也提高了，你迭代速度提高其实意味着你在Die上投入的人力物力都在减少，这是整个chiplet提出的一个核心的思路，或者说它的这个思想技术上的一个源头是这么来的。

Q1：我想问一下，它真的能像他们说的通过多罗一些die，然后提高它的计算能力吗？

A：这个肯定的，反正就是计算能力简单粗暴了说就是晶体管密度，比如说中国现在比被卡脖子了，14纳米以下的这个先进制程基本上没法再去扩产了，就是说你就基于14纳米的工艺去做，给他做出来的Die把它挪一下，肯定它的就是说晶体管密度会有提高。我觉得 Chiplet，就是极致的追求先进制程的情况下，用一些侧面的方法去提高它的晶体管密度，这个就是它的能力。

Q2：您看chiplet这块儿有什么投资机会么

A：对于能构成chiplet每个小的Die的测试机，以后一定会卖得很火，测试机的咱可以这么说，比如说同样是100颗芯片，chiplet它所需要的测试机的量一定是比现在的这种soc芯片的测试机的量要大得多，为什么？因为你以前的话就是说很多时候我对于Die的测试，很多时候是抽检，但现在你要考虑我这一个chiplet里面有若干个Die，我给他定我给他定位就是他每一个Dir都必须不能失效，这样我 chiplet才能完整的发挥它的功能。

你但凡有一个Die失效了，可能这个chiplet就废了，我花了那么大的精力对吧？结果做出来的你具备这个里面因为一个小的带坏掉了，然后这个chiplet就废掉了，那我是非常亏的，

就是说以前有一些小的Die，那种就是说不重要的就是一些可能数模混合的低成本的一些小的存储芯片什么的，可能大家都是抽检，差不多就得了。然后现在他从抽检变成了要全检，那就想象一下从抽检到全检，是不是我必须大量的购置测试机，才能满足我从抽检到全检的变化，这个是我们觉得一定是因为就是说如果chiplet真的发展起它的这个投资机会在哪,我觉得这个是最确定的。有点给矿工卖水的人富的比矿工还快这种感觉。

Q3：您看chiplet这块儿有什么推荐的公司么

A：二级这块儿测试机做的比较好的我认为是华峰测控，做的会比长川强些；长川是做测试机配套handler起家的，而它的机会在成品测试FT，相当于和chiplet需求增加的CP测试在封测环节里属于一尾一头，chiplet对于长川不会有很强的带动作用

Q4：您觉得目前公司对于chiplet技术的掌握情况如何

A：据我所知，目前芯片设计公司你说谁掌握这个掌握特别好，我觉得谈不上。其实哪怕你说H公司也谈不上就是说掌握的特别，因为就是说像外国的AMD他们掌握产品的可以说已经比较炉火纯青了，但那是他们对吧积淀很多年，而且他们的相应的给他们做代工的工艺配套也比较成熟，我觉得这个问题很现实。

当然相应的比如说像通富微电我觉得可以拎出来聊一聊是什么，我反正之前也通过一些渠道了解到通富的营收有很大的一块比重，都是来自于AMD，可能都不低于50%。那么其实从侧面说明通富在吃这个方面肯定是而掌握了不错的一个know how。因为AMD它之所以在前几年的 CPU市场上，从被英特尔甩的叫什么难望项背，到现在跟英特尔打的有点叫有来有回是很大一块儿就是Amd很早可能在17年就推出了，具有实用性的基于chiplet的思路去做的cpu。他就发现就是说我承认我的代工厂，我的设计思路上，你说我用一个单一的soc，我可能解决不了一些问题，我就及时的认怂，我就拿chiplet对吧，尽快的把性能堆出来。那么通富作为 AMD的一个非常重要的封测代工厂，那么他我相信他肯定也是在给AMD的具体的代工的过程中掌握了比较丰富的，无论是2.5d的还是3d的封装的技巧，我觉得关联性还是存在的。

关于通富和H公司的问题，现在H有点撒网的意思。我觉得就算说通富拿了H的单，H也给不了他的单，我觉得至少在集成电路这块儿没有必要太太把H的一些情况就是当做一个很重要的指标，它其实也许在技术上有一些示范作用，但你说在营收上对一个企业影响有多大，我觉得要两说。

然后就是利扬芯片是搞独立测试的，他没有封装业务，我要澄清一下。。

Q5：您可以再给科普下先进封装这个市场大不大吗

A：先进封装里面chiplet或者说这2.5d3D这个其实指的一方面，另外就是说我追求一个我不是追求就是所谓立体封的封装形式，我可能追求一些就是更高的封装密度。

那么就从以前的载板式封装，就是说底下有一个类似于PCB版的一个载板，上面弄个塑封格的这种，像现在叫无载板封装，因为它这个就是没了载板。把载板彻底去掉之后，它的确实可以做得非常紧凑，那么这种也就是像过去的叫fan in，像现在叫fan out，这种先进封装也是这个量其实非常大的。因为我知道比如说像手机CPU，像是谁的好像是苹果，他的手机的CPU其实很多都是从用fanout做的，他追求一个极致的非常小的这种体系.你如果查一下技术资料就知道，无论是fanin也好还是fanout也好，确实它的体积要比带着传统的带极板的塑封壳的封装要可以做的紧凑的多，这个是它的一个技术本身的技术特性决定。

对你说体量大不大，我觉得是这样，就是说至少在2~3年内，我不认为会有很多的企业掌握chiplet的一套方法论，包括设计的，包括对他的热学的一个散热的一个仿真，包括它的工对它的工艺的认知。但是就是说如果你把先进封装放到fanin fanout，这个市场一定是很大的。无论是现在的手机平板，还是说后面会有 arvr智能穿戴，就是消费电子，他一定会追求一个非常极致的封装密度和极致小的封装体积，肯定是越轻薄越小越好。

所以就是说如果你把视野放得宽一点，肯定先进封装的体量会是很大的，就是说以后你的封装就是总体的去转型，就是说以这种追求极致的封装密度的，整体的去转向fanin fanout，那我觉得这个是毫无疑问的。

当然还是涉及一个问题，就是体量故事可以很大，但是你还是很考虑，据我所知，就是说通富也好，或者长电先进也好，长电科技的子公司长电先进就他负责先进封装的一个主要的平台，对他们翻译的这块做的都还就是说跟国际一流水平还是有一定差距

Q6：chiplet这个东西它的发热量还是很大的，这个东西他们本来说想在手机上用，但是感觉手机发热量解决不了，所以我不知道发热量这个问题您了解情况如何?

A：发热肯定会很大，我觉得毫无疑问,因为你的先进制程，它的一个很大的作用就是在提高这个晶体管密度的同时，我们尽量的遏制它发热过高的一个趋势，或者叫先进制程至少有一点的好处是确定的，就是单位晶体管发热量确实在下降，这个是一个就是说你追先进制程的一个很现实的好处在哪？

那么你说我追先进制程追不动了或者怎么着，然后我就用chiplet去做，同样的晶体管密度，发热肯定会比用先进制成的要高，这是一个要权衡的问题。

那么那么至于你说发热量很大解决不了，那么我觉得这要加一个限定，就是说H公司现在暂时解决不了，因为你去了解一下，台积电有一个综合了多套的先进的封装工艺的集大成的封装形式cowos，它可以把Die先3d的堆叠起来，然后用一个硅的中间层把2.5d再横向的封在一起，最后底下为了保证它的一个包括力学性能，包括它的电器的稳定性，我再加一块高密度基板。

它已经是一个在台积电已经是做的良率很高的产品。对，我觉得假如说台积电能做出来，就说明肯定有法子，我觉得这个问题在于差距的问题，而不是说是一个是科学上的或者叫理论上的不可行的问题。

Q7：目前这方面有什么困难么？

就是说对这个还是说设计端你首先就有困难，然后咱具体到制造的时候还是一样的问题，你制造的时候，你的这个首先你无论是2.5d也好，3D也好，都有一个很核心的技术叫tsv就是说你要在这个带上要钻孔，你只有钻了孔才能把它的电路引出来，然后让若干个带的电路连在一起。

这个也是就是说具体技术细节我就不解释了，就只跟大家说结论，我在整个这个电话会上可能说的全是结论，因为就是说没有图的情况下，咱只是靠嘴说或也只能给你们讲结论，那么你 tsv技术非常的核心，但你就想象一下带本身已经很脆弱了，因为现在的一个wafer它的厚度不会太厚，现在一个150微米100微米，甚至有一些很高端的wafer，它是50微米，大家想象一下微米级别的上钻一个孔，然后在这个孔内我还要去电镀，不是大家理解那种很咱平时看的那种身边的小加工厂的电镀，那个是非常精细的一种特种电镀，然后你把这个电路引出来，你就想象一下工艺难度有多大。

你真的想做好3d封装，其实对你的封装厂的要求是很高的。我看资料现在说现在5微米10微米的那种很微小的bump也有，这个也是不一样的。就是说以前的封装工艺，它首先传统封装就不说，传统封装是机加工。它的精度都是微米级，都是很大的那种微米级的几百微米几十微米的。

那么其实你真正到了现在先进封装的能力的这一块，其实对于整个封装厂的质量管控，包括他买的设备，包括人员的技术，他提出的都是一个新的要求。某种程度上来说，几微米级别的这种封装工艺其实已经和晶圆制造的制程已经某种程度上是很类似的了，因为其实当代集成电路在刚产生的时候，它的电路也是线宽很大的

所以当然这也是为什么就是说台积电这样一个晶圆制造的一个公司，他现在会把先进封装搞得这么有声有色，因为这个就是说你到了真正的非常尖端的先进封装的时候，它的精度控制其实越来越朝着就是说集成电路本身的就是前道工艺的精度要求在靠拢了，虽然说还有差距，对，这也是制造上的一个很大的困难。

那么其实还有你以前都是说我在系统级芯片上soc上，我这是比如说电路的互联互通，这几个功能区块的互联互通，那么还是做法还比较统一的。那么你现在比如说我把它改成了这种叫小芯片chiplet,那么你它的互联互通已经从我在单个带上的电路之间互联互通变成了几个带之间的电路信号的互联互通，那么这个接口你怎么去做好,无论是硬件的就是说看得见摸得着的连接的部分，还是说就偏软件的问题，这个其实都是以前大家没有去处理过的，尤其是比如说你说我制品里面有一些带我是外采的

这其实也是个问题，当然现在有一个很大的改观就在哪，大家可能看到新闻了，我要给 chiplet制定一个比较统一的传输的一个协议的标准UCIe，然后这样就是说我大家互相的我买你的die，我买他的带我再加上自己做的，带我把它封成一个它之间的，信号互联互通其实也是一个挑战。

总的来说它确实解决了很多在发展到14纳米以下时的一些固有的矛盾，但同时它其实在整个工工艺层面，在设计层面又提出了一些新的挑战，这个都是你要权衡的。

作者：调研君
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一文看懂高速发展的2.5D/3D封装

Icbank半导体行业观察
最新更新时间：2021-08-31 16:54
来源：内容来自半导体行业观察综合

据DIGITIMES Research分析，伴随着CPU、GPU、FPGA等高效能运算(HPC)芯片性能要求持续提升，覆晶封装(Flip Chip；FC)、层叠封装(Package on Package；PoP)等传统封装技术已不敷使用，使2.5D/3D封装技术需求逐渐增加，吸引半导体制造业者积极布局，其中，IDM与晶圆代工业者2.5D技术发展相对委外半导体封测(OSAT)业者成熟、完整，也具有多年量产经验，3D封装技术则将陆续开花结果。

DIGITIMES Research分析师陈泽嘉指出，覆晶封装虽是现行芯片封装主流技术，然2.5D/3D封装提供较覆晶封装7~8倍以上的I/O数增量，以及更高密度整合更多芯片／模组，有助芯片提升效能、改善功耗等，增加HPC芯片业者采用2.5D/3D技术的诱因。具体来看，NVIDIA与超微(AMD) CPU与GPU、英特尔(Intel)与赛灵思(Xilinx) FPGA等多为2.5D封装，而英特尔Lakefield CPU更是首个以3D封装的CPU。

陈泽嘉进一步指出，HPC芯片所催生的2.5D/3D封装商机吸引IC制造业者积极布局，其中，英特尔、三星电子与台积电已具成熟的2.5D封装经验；3D封装部分，英特尔已量产Foveros技术，三星与台积电则将在2021~2022年陆续量产。日月光、艾克尔(Amkor)等OSAT业者虽布局2.5D/3D封装，但技术方案仍不若IDM与晶圆代工业者完整，然逐渐强化中。

2.5D和3D封装技术有何异同？

除了先进制程之外，先进封装也成为延续摩尔定律的关键技术，像是2.5D、3D等技术在近年来成为半导体产业的热门议题。究竟，先进封装是如何在延续摩尔定律上扮演关键角色？而2.5D、3D等封装技术又有何特点？

人工智能（AI）、车联网、5G 等应用相继兴起，且皆须使用到高速运算、高速传输、低延迟、低耗能的先进功能芯片；然而，随着运算需求呈倍数成长，究竟要如何延续摩尔定律，成为半导体产业的一大挑战。

芯片微缩愈加困难，异构整合由此而生

换言之，半导体先进制程纷纷迈入了7 纳米、5 纳米，接着开始朝3 纳米和2 纳米迈进，电晶体大小也因此不断接近原子的物理体积限制，电子及物理的限制也让先进制程的持续微缩与升级难度越来越高。

也因此，半导体产业除了持续发展先进制程之外，也「山不转路转」地开始找寻其他既能让芯片维持小体积，同时又保有高效能的方式；而芯片的布局设计，遂成为延续摩尔定律的新解方，异构整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便应运而生，同时成为IC 芯片的创新动能。

所谓的异构整合，广义而言，就是将两种不同的芯片，例如记忆体＋逻辑芯片、光电＋电子元件等，透过封装、3D 堆叠等技术整合在一起。换句话说，将两种不同制程、不同性质的芯片整合在一起，都可称为是异构整合。

因为应用市场更加的多元，每项产品的成本、性能和目标族群都不同，因此所需的异构整合技术也不尽相同，市场分众化趋势逐渐浮现。为此，IC 代工、制造及半导体设备业者纷纷投入异构整合发展，2.5D、3D 封装、Chiplets 等现今热门的封装技术，便是基于异构整合的想法，如雨后春笋般浮现。

2.5D 封装有效降低芯片生产成本

过往要将芯片整合在一起，大多使用系统单封装（System in a Package，SiP）技术，像是PiP（Package in Package）封装、PoP（Package on Package）封装等。然而，随着智能手机、AIoT 等应用，不仅需要更高的性能，还要保持小体积、低功耗，在这样的情况下，必须想办法将更多的芯片堆积起来使体积再缩小，因此，目前封装技术除了原有的SiP 之外，也纷纷朝向立体封装技术发展。

立体封装概略来说，意即直接使用矽晶圆制作的「矽中介板」（Silicon interposer），而不使用以往塑胶制作的「导线载板」，将数个功能不同的芯片，直接封装成一个具更高效能的芯片。换言之，就是朝着芯片叠高的方式，在矽上面不断叠加矽芯片，改善制程成本及物理限制，让摩尔定律得以继续实现。

而立体封装较为人熟知的是2.5D 与3D 封装，这边先从2.5D 封装谈起。所谓的2.5D 封装，主要的概念是将处理器、记忆体或是其他的芯片，并列排在矽中介板（Silicon Interposer）上，先经由微凸块（Micro Bump）连结，让矽中介板之内金属线可连接不同芯片的电子讯号；接着再透过矽穿孔（TSV）来连结下方的金属凸块（Solder Bump），再经由导线载板连结外部金属球，实现芯片、芯片与封装基板之间更紧密的互连。

目前为人所熟知的2.5D 封装技术，不外乎是台积电的CoWoS。CoWoS 技术概念，简单来说是先将半导体芯片（像是处理器、记忆体等），一同放在矽中介层上，再透过Chip on Wafer（CoW）的封装制程连接至底层基板上。换言之，也就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至矽晶圆，再把CoW 芯片与基板连接，整合成CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。

除了CoWos 外，扇出型晶圆级封装也可归为2.5D 封装的一种方式。扇出型晶圆级封装技术的原理，是从半导体裸晶的端点上，拉出需要的电路至重分布层（Redistribution Layer），进而形成封装。因此不需封装载板，不用打线（Wire）、凸块（Bump），能够降低30% 的生产成本，也让芯片更薄。同时也让芯片面积减少许多，也可取代成本较高的直通矽晶穿孔，达到透过封装技术整合不同元件功能的目标

当然，立体封装技术不只有2.5D，还有3D 封装。那么，两者之间的差别究竟为何，而3D 封装又有半导体业者正在采用？

相较于2.5D 封装，3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用矽穿孔来连结上下不同芯片的电子讯号，以直接将记忆体或其他芯片垂直堆叠在上面。此项封装最大的技术挑战便是，要在芯片内直接制作矽穿孔困难度极高，不过，由于高效能运算、人工智能等应用兴起，加上TSV 技术愈来愈成熟，可以看到越来越多的CPU、GPU 和记忆体开始采用3D 封装。

台积电、英特尔积极发展3D 封装技术

在3D 封装上，英特尔（Intel）和台积电都有各自的技术。英特尔采用的是「Foveros」的3D 封装技术，使用异构堆叠逻辑处理运算，可以把各个逻辑芯片堆栈一起。也就是说，首度把芯片堆叠从传统的被动矽中介层与堆叠记忆体，扩展到高效能逻辑产品，如CPU、绘图与AI 处理器等。以往堆叠仅用于记忆体，现在采用异构堆叠于堆叠以往仅用于记忆体，现在采用异构堆叠，让记忆体及运算芯片能以不同组合堆叠。

另外，英特尔还研发3 项全新技术，分别为Co-EMIB、ODI 和MDIO。Co-EMIB 能连接更高的运算性能和能力，并能够让两个或多个Foveros 元件互连，设计人员还能够以非常高的频宽和非常低的功耗连接模拟器、记忆体和其他模组。ODI 技术则为封装中小芯片之间的全方位互连通讯提供了更大的灵活性。顶部芯片可以像EMIB 技术一样与其他小芯片进行通讯，同时还可以像Foveros 技术一样，通过矽通孔（TSV）与下面的底部裸片进行垂直通讯。

同时，该技术还利用大的垂直通孔直接从封装基板向顶部裸片供电，这种大通孔比传统的矽通孔大得多，其电阻更低，因而可提供更稳定的电力传输；并透过堆叠实现更高频宽和更低延迟。此一方法减少基底芯片中所需的矽通孔数量，为主动元件释放了更多的面积，优化裸片尺寸。

而台积电，则是提出「3D 多芯片与系统整合芯片」（SoIC）的整合方案。此项系统整合芯片解决方案将不同尺寸、制程技术，以及材料的已知良好裸晶直接堆叠在一起。

台积电提到，相较于传统使用微凸块的3D 积体电路解决方案，此一系统整合芯片的凸块密度与速度高出数倍，同时大幅减少功耗。此外，系统整合芯片是前段制程整合解决方案，在封装之前连结两个或更多的裸晶；因此，系统整合芯片组能够利用该公司的InFO 或CoWoS 的后端先进封装技术来进一步整合其他芯片，打造一个强大的「3D×3D」系统级解决方案。

此外，台积电亦推出3DFabric，将快速成长的3DIC 系统整合解决方案统合起来，提供更好的灵活性，透过稳固的芯片互连打造出强大的系统。藉由不同的选项进行前段芯片堆叠与后段封装，3DFabric 协助客户将多个逻辑芯片连结在一起，甚至串联高频宽记忆体（HBM）或异构小芯片，例如类比、输入/输出，以及射频模组。3DFabric 能够结合后段3D 与前段3D 技术的解决方案，并能与电晶体微缩互补，持续提升系统效能与功能性，缩小尺寸外观，并且加快产品上市时程。

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今天是《半导体行业观察》为您分享的第2618内容，欢迎关注。

2.5D封装与3D封装相比：

相较于2.5D 封装，3D 封装的原理是在芯片制作电晶体（CMOS）结构，并且直接使用TSV来连接上下不同芯片的电子讯号，以直接将记忆体或其他芯片垂直堆叠在上面。
此项封装最大的技术挑战便是，要在芯片内直接制作TSV困难度极高；这也导致其相关的TSV制作工艺流程复杂且良率较低，导致其可靠性及成本巨幅增加。

 2.5D芯片封装


2.5D封装是一种先进的异构芯片封装，可以实现多个芯片的高密度线路连接，集成为一个封装。
在2.5D封装中，裸片堆叠或并排放置在具有硅通孔（TSV）的中介层顶部；
其底座，即硅中介层(Silicon Interposer)，可提供芯片之间的互联。

2008年，赛灵思将其大型FPGA划分为四个良率更高的较小芯片，并将这些芯片连接到硅中介层。
2.5D封装由此诞生，并最终广泛用于高带宽内存（HBM）处理器集成。

3D芯片封装

3D晶圆级封装，英文简称(WLP)，包括CIS发射器、MEMS封装、标准器件封装。是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及S DRAM 的叠层封装。主要特点包括:多功能、高效能;大容量高密度，单位体积上的功能及应用成倍提升以及低成本。