专家：某知名芯片公司
专家：关于 chiplet 我觉得咱们可以先讲讲讲先进封装。关于前道工艺的一个大概的理解，
我觉得我也略微花小小的一点时间，先跟大家说一下为什么现在先进封装就比较受重视。首
先大家也都知道先进制程发展到现在这个阶段，其实它的经济性是越来越被大家质疑的，就
是说它无论是研发费用，还是说它的资本支出开发，其实都是给人的感觉越来越没有规模经
济带来的这种效益了。
以前比如说从 6 寸到 8 寸，8 寸到 12 寸，那会首先硅片的扩大，它规模经济的效应非常明
显，然后就是在 12 寸上晶体管密度的提高，虽然说它的制程的成本在相应的提高，但是因
为晶体管密度高了，我的每一个裸晶的带面积也越来越小，所以同一个 12 寸的硅片的带上，
它的能切出来的带会其实更多的；那么从这个角度来说，第一就是把增多的成本摊薄了，另
外就是说走的量更大了，它其实营收也就大了，所以以前的规模效应随着摩尔定律还是比较
明显的，但是说到了三纳米之后，大家都在越来越质疑这个事儿。
因为
台积电其实从来没有真正的去披露过它所谓的 5 纳 5 纳米 3 纳米究竟的具体的一条线的
capex 是多少，包括它的一张硅片的带做出来的一个这个 cogs 这个成本是多少，所以其实
你说到底有没有到临界点，现在其实也没有定论，而且至少从台积电自己这么努力的在上三
纳米来说，我觉得也可以侧面反映出来应该是距离临界点还有一点距离。
因为台积电虽然它研发挺不计代价的，但其实它是一个很讲经济性的公司，他搞三纳米搞了
这么大的动作，不会是就是说没有做过比较精确的测算的情况下，盲目的在在攻坚这个方面。
那么就是说先进制程，它的规模经济越来越被质疑，那么尤其然后其实就会让大家觉得就是
说我有没有别的办法去提高我的芯片
一般来说我们说一颗芯片是指说底下有个载版也好，或者现在先进封装是不再版的，上面有
个壳，然后里边你是一个 Die 两个 Die 三个 Die 也好，反正都在里面。
反正这么一个封好的东西我叫一颗芯片，比如说我在这一颗单位面积的芯片里面，我就提高
它的晶体管密度，以前都是说摩尔定律更多的是一个平面的问题，那么以后有没有可能我把
这个带堆起来
完了我来我或者说我用别的方式去提高它的封装的密里面的晶体管密度，其实是先进封装思
想上的源头，另外就是说做先进封装，也就是说现在比较流行的概念叫 chiplet，其实还有
一点就是说它可以实现芯片的不同功能区的工艺上的一个解耦。我给大家举个很简单的例子
就是说以前大家都用的是叫系统级芯片 Soc，那么 soc 它其实长期以来一直面临一个问题，
就是它 Soc 单个的带上同时有存储的部分，有模拟电路的部分，有数字电路管核心运算的
部分，甚至可能说还有一些跟这个射频信号有关处理的一些部分；它里面的功能区块很多，
但是因为你这是同一个带，所以它所使用的工艺平台一定是强制是相同的，也就是说这整片
Wafer 是 14 纳米的，那么你里面你无论是模拟的部分还是数字的部分，或者叫数模混合的
部分，还是存储的部分等等，一定都是 14 纳米做的。
那么其实大家如果对
半导体行业稍微有了解的话，就知道很多功能其实不是说我一定要用先
进制程来做，甚至可能先进制程来做反而有问题，典型的就是模拟的问题。模拟电路其实用一些成熟一点的线宽大一点的支撑反而更好。线宽小了之后，它的什么就漏电噪音很多东西
其实反而不好控制。
对，那么但是以前的 soc 就面临这个问题，因为我因为我本身就是比较专业做半导体的，
我们一个关系不错企业其实就跟我抱怨，因为他的那颗芯片就是一颗数模混合的芯片，用
28 纳米的去做，还挺好，他们其实想试一试用 14 的做一下，结果 14 的做出来漏电很严重，
因为它那个里面有很高密度的一个数模混合的一块电路，这就是问题。这个问题很现实，那
么 chiplet 这个思路，或者先进封装这个思路它好在哪
就这个 soc，以后不用统一的工艺平台去做了，按功能区块去做几个单独的小的 Die，核心
的数字电路运算的部分，我用 14 的 7 的 5 的 3 的，我做的越新就越好，然后存储的部分我
可能跟着我甚至可能都不自己做了，我从长江存储是吧，我从什么 SK 海力士我找他们买现
成的的 Die
然后数模混合的部分对吧？我直接就找 ti 的那种成熟工艺特色工艺的工厂是吧？做就肯定
不会有漏电的，我就不用担心用了先进制成，用了小线宽的支撑之后，漏电了对吧？那么我
把几个不同的 Die 我用先进封装的方式，我把它们封在同一个去 chiplet 芯片里面
那么工艺的解耦其实非常有助于提高我整个的良率，因为以前你整个 soc，你但凡有一个功
能区块，跟工艺平台水土不服，你 soc 难产做不出来，现在我可以说对我核心的电路对吧？
我追着先进工艺走，其他的部分我就买现成的很成熟的产品，或者说我自己找成熟的代工厂
代工，我用成熟的制程和最合适的制程
那么我这样一来，我的产品的迭代速度也可以有很大的增加，不用像以前因为某个功能区块
跟先进制程水土不服，我就把整个 soc 在先进制程上推出的速度就给放慢了，有点像水桶效
应，跟先进制成水土不服最严重的功能区块其实决定着你整个 soc 的所出产的速度或者叫迭
代的速度，但现在我可以把它解耦了。
还有一点说你的就是说同样这个 soc，5×5 毫米那么大一个 soc 以前是所有的功能集中在单
个 soc 上，那么你咋假如说因为比如说是杂质的原因，就颗粒的原因或者某种污染的原因，
你的一个 wafer 上会固定的，比如每隔 10 毫米出现一个污点，那么其实就数学这是一个数
学图形的简单的概率的问题，就是大家可以想象一下，你同样一个 wafer 你固定的，再比如
说每隔 10 毫米出现一个污染点，每隔 10 毫米出现一个污染点，那么去你的带的面积越大，
你的整体的 wafer 的良率就越低，因为咱只是语言也没有图，我就也没法跟大家去很形象
的解释，大家也可以自己去了解一下，这是一个定律。
那么反过来讲，你同样的污染点的出现频率的情况下，你能把 Die 缩减的越小，你的良率自
然也就越高，那么 chiplet 一就是顺应了这个形式，就是说我以前是一整个 soc 它要 5×5，
对吧？那么我把它改成了 chiplet 里的之后，我把核心的功能区块做的只需要 3×3，它的
Die 的面积减小了，那么它的良率你哪怕别的工艺都没变，它的良率也会上升。
现在来说，因为 chiplet 它的整个的封装工艺还是属于比较高端的，甚至说很高端的一个东
西，那么就是说它会带来一个封装成本的上升，但是 Die 的良率的提高和迭代速度的提高；
就是说从整个系统，把整个 Chiplet 当做一个系统来理解的话，其实有可能在系统层面你的成本反而是下降的，因为你的良率也下也提高了，你迭代速度提高其实意味着你在 Die
上投入的人力物力都在减少，这是整个 chiplet 提出的一个核心的思路，或者说它的这个思
想技术上的一个源头是这么来的。
不动明王
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